¿Anular "Forward reference" en Verilog?

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jotego
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¿Anular "Forward reference" en Verilog?

Mensaje por jotego » 09 Abr 2017, 20:50

Esto va principalmente para @McLeod. En RetroPíxel mencionó una directiva de Verilog para desactivar "forward reference"... ¿puedes recordármela? No consigo encontrarla. Gracias.

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mcleod_ideafix
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Re: ¿Anular "Forward reference" en Verilog?

Mensaje por mcleod_ideafix » 10 Abr 2017, 03:11

jotego escribió:Esto va principalmente para @McLeod. En RetroPíxel mencionó una directiva de Verilog para desactivar "forward reference"... ¿puedes recordármela? No consigo encontrarla. Gracias.
Si te refieres a anular el que Verilog infiera automáticamente un "wire" para las señales que no han sido definidas previamente, la directiva es

Código: Seleccionar todo

`default_nettype none
Y se pondría al comienzo de cada fichero Verilog.

Ten en cuenta que esta directiva afecta a otras cosas, como por ejemplo, que en la definición de los módulos, ya no basta con poner cosas como:

Código: Seleccionar todo

input clk
output [7:0] data
Sino que hay que especificar si son "wire" o "reg", así:

Código: Seleccionar todo

input wire clk
output wire [7:0] data
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jotego
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Re: ¿Anular "Forward reference" en Verilog?

Mensaje por jotego » 10 Abr 2017, 12:00

¡Eso explica por qué una vez el sintetizador me pedía poner wire en los puertos! ¡Realmente me volví loco ese día!

Gracias :)

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