Este fin de semana me he dado cuenta de que la temporización en el core MIST (Atari ST) de la plataforma MIST está totalmente desatendida. Hay muy pocas restricciones (constraints) escritas y al pasar el TimeQuest (analizador de tiempos de Altera) al diseño hay más luces rojas que en el barrio rojo de Amsterdam. Como las herramientas te dejan generar el fichero de programación aunque los tiempos no se cumplan, pues a veces sale algún fichero que a temperatura ambiente funciona y mira... así van saliendo los binarios de MIST.
¿Cuál es la situación con el ZX-UNO? ¿Se han comprobado las temporizaciones?
Timing constraints
- mcleod_ideafix
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Re: Timing constraints
Al menos en los cores que "controlo" (Spectrum, SAM y Jupiter ACE), se han escrito ficheros de constraints en tiempo de síntesis (ficheros XCF). Según lei en su día, es un error poner los contraints temporales en el UCF porque la herramienta de síntesis no lee ese fichero. Sólo se lee a partir de la fase de implementación, después de la síntesis, cuando ya se han decidido muchas cosas en cuanto al netlist final. Así que después de encontrar la (casi) escondida opción para poder usar estos constraints y que la información temporal se propague de la fase de síntesis a la de implementación, lo vengo usando en estos cores y fijándome bien en el reporte de tiempos que me da el Place And Route y en el "Timing score" que debe ser 0 para indicar que todos los constraints se han cumplido.jotego escribió:¿Cuál es la situación con el ZX-UNO? ¿Se han comprobado las temporizaciones?
http://www.zxuno.com
ZX-Uno · Clon de ordenador ZX Spectrum basado en FPGA
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Re: Timing constraints
Me alegro de ver que la situación está más controlada con el ZX-UNO. Sobre todo en el core insignia que es el de Spectrum.
No sabía que se podían poner las restricciones para la fase de síntesis. Lo probaré la próxima vez.
No sabía que se podían poner las restricciones para la fase de síntesis. Lo probaré la próxima vez.